技術概要
本技術は、限られた数のカウンタを用いて、検出信号量に対する出力ビットとダイナミックレンジを拡大する信号処理回路および固体撮像素子です。検出対象の電荷量に対応してパルスを発生させ、そのパルスをカウンタ回路でカウントします。特に、電荷量検出を行う所定時間を複数の期間に分割し、各期間のカウンタ出力ビット信号を組み合わせることで、カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とします。これにより、高精細かつ広ダイナミックレンジが求められるイメージセンサーにおいて、ハードウェアリソースの制約を克服し、省コスト・省電力での高性能化を実現します。
メカニズム
本技術の核となるのは、電荷量に応じてパルスを生成するパルス発生回路と、そのパルスを計数するカウンタ回路です。検出対象の電荷量に対応する電圧検出ノードと、リセット手段、インバータ回路をパルス発生回路に備えます。重要な点は、電荷量の検出を行う所定時間(例えば1フレーム期間)を複数の期間に分割する点です。分割された各期間(例:第1検出期間と第2検出期間)の長さを2の累乗の比(例:1:2、1:4)とすることで、各期間で得られるカウンタ回路の出力ビット信号を効率的に組み合わせ、カウンタ回路の本来のビット数を超える拡張ビット出力を生成します。これにより、少ないハードウェアで高精度な情報を取得します。
権利範囲
AI評価コメント
本特許は、拒絶理由通知を乗り越え、有力な代理人が関与して成立した強固な権利であり、残存期間も13.8年と長期にわたります。先行技術が1件と非常に少なく、市場での独自性が際立っています。技術的な優位性と市場の成長性が高く評価され、導入企業は長期的な事業展開と先行者利益を享受できる、極めて有望なSランク特許です。
| 比較項目 | 従来技術 | 本技術 |
|---|---|---|
| 高ビット化・高精度 | 大規模AD変換回路、多ビットカウンタで実現 | ◎ |
| ダイナミックレンジ | 狭い、または複雑な多重露出処理が必要 | ◎ |
| ハードウェアコスト | IPC:H01L27/146, H03M1/60に基づく回路は高コスト | ◎ |
| 消費電力・小型化 | 大規模回路のため高消費電力、大型化 | ◎ |
| 実装の容易性 | 新規設計・大規模改修が必要 | ○ |
イメージセンサーの信号処理回路におけるカウンタ回路の部品コスト削減効果を試算します。本技術によりカウンタ数を従来比で1/3に削減した場合、1台あたり数千円の部品コスト削減が見込まれる可能性があります。年間1万台の製品を製造する企業であれば、例えば(部品コスト差額 5,000円/台 × 10,000台) = 5,000万円のコスト削減効果が期待できます。先行技術が1件と非常に少ないため、市場での優位性が高く、価格競争力向上による収益改善も見込めます。
審査タイムライン
横軸: コストパフォーマンス
縦軸: 信号処理精度・ダイナミックレンジ