技術概要
本技術は、高精細ディスプレイの実現を阻む画素回路の面積課題を、革新的な積層構造で解決します。表示パネル内の画素を構成する画素回路基板を、発光素子と第1のスイッチング素子を含む第1の基板と、第2のスイッチング素子を含む第2の基板とに積層分離することで、回路部品の配置密度を飛躍的に向上させます。これにより、画素あたりの占有面積を大幅に縮小し、ディスプレイの高精細化を可能にするものです。次世代のVR/ARデバイスや超高精細モニターなど、多様なアプリケーションでの活用が期待されます。
メカニズム
本技術は、画素回路基板を2層の基板に分離・積層する構造を特徴とします。具体的には、発光素子と第1のスイッチング素子(主に点灯制御用)が第1の基板上に配置され、第2のスイッチング素子(主に選択制御用)が第2の基板上に配置されます。これら2つの基板は、接続部を介して電気的に接続されます。この積層構造により、従来平面上に配置されていた回路部品を縦方向に配置することが可能となり、画素あたりの占有面積を劇的に縮小します。さらに、各スイッチング素子はコンタクトプラグと一体の接続配線により効率的に接続され、配線層の最適化も図られています。
権利範囲
AI評価コメント
本特許は、約15年という長期にわたる残存期間と、学術研究機関である日本放送協会による出願、そして有力な代理人による手厚い権利化支援により、極めて安定したSランクの権利基盤を確立しています。審査過程で2度の拒絶理由通知を乗り越え、10件もの先行技術文献が引用される激戦区で特許性を勝ち取った事実は、その技術的優位性と権利の強固さを明確に示しています。高精細ディスプレイ市場における確かな競争優位性を確立する強力な資産です。
| 比較項目 | 従来技術 | 本技術 |
|---|---|---|
| 画素密度 | 従来の平面型OLED: 限界あり | ◎ 積層構造で大幅向上 |
| 基板面積効率 | 従来の平面型OLED: 低い | ◎ 縦方向配置で最適化 |
| 製造工程の複雑さ | 多層配線で複雑化 | ○ 積層分離で効率化 |
| フレキシブルディスプレイ適応性 | 設計によっては困難 | ○ 薄型・高密度化で有利 |
| 信頼性・耐久性 | 配線密度増加で課題 | ○ 回路最適化で維持・向上 |
高精細OLEDディスプレイの製造において、画素回路の面積縮小は歩留まり向上と材料費削減に直結します。例えば、製造ラインにおける不良率が既存技術で5%である場合、本技術の導入により2%改善されると仮定します。年間生産量100万枚、1枚あたりの製造コストが5,000円とすると、不良率3%改善で年間約1.5億円のコスト削減が見込めます(100万枚 × 5,000円 × 3% = 1.5億円)。さらに、積層構造による製造工程の簡素化で年間約0.5億円の工数削減(作業時間20%短縮と仮定)を合わせ、年間約2億円の経済効果が期待されます。
審査タイムライン
横軸: 画素密度/コストパフォーマンス
縦軸: デザイン自由度/製造効率