技術概要
本技術は、AIやIoTデバイスで求められる多様な演算精度に対応しつつ、回路規模と消費電力を大幅に削減する演算装置です。複数の乗算器と加算器を演算精度モードに応じて柔軟にグループ分けし、各グループ内で個別乗数・被乗数を効率的に処理します。特に、接続切替器が乗算結果を適切な桁位置へ自動調整することで、複雑な制御なしに高い演算効率を実現。これにより、エッジAIプロセッサや組み込みシステムにおいて、省リソースで高性能なデータ処理基盤の構築を可能とする、次世代の演算コア技術として高い価値を有しています。
メカニズム
本技術の核心は、演算精度モードに応じて複数の乗算器と加算器を動的に再構成する点にあります。例えば、高精度モードでは全ユニットを連結して大規模な乗算を、低精度モードではユニットを分割し複数の小規模な乗算を並行処理可能です。これにより、固定精度演算器では困難なリソースの最適利用を実現します。さらに、第1接続切替器が各乗算結果を加算器の適切な桁位置へ自動的に入力するため、複雑な配線や制御ロジックが不要となり、回路設計の簡素化と信号伝達の効率化が図られています。
権利範囲
AI評価コメント
本特許は、残存期間13年の長期にわたり独占的な事業展開を可能とし、国立研究開発法人理化学研究所による先進的な研究成果が基盤となっています。2度の拒絶を乗り越えた強固な権利は、市場での優位性を確立する上で極めて重要です。先行技術が少なく高い独自性を持ち、今後の事業戦略において中心的な役割を担うSランクの知財資産と言えます。
| 比較項目 | 従来技術 | 本技術 |
|---|---|---|
| 演算精度柔軟性 | 固定精度が主流、柔軟性欠如 | 可変精度に対応し、柔軟に切り替え可能◎ |
| 回路規模 | 精度向上で大規模化傾向 | 複数ユニットの再構成で小規模化を実現◎ |
| 電力効率 | 精度ごとの最適化が困難 | 精度モードに応じた最適化で消費電力を抑制◎ |
| 開発・実装期間 | カスタムASICは長期間 | 既存設計フローへの組み込みが容易で短縮◎ |
本技術を導入することで、従来比で回路規模を20%削減できると仮定した場合、半導体チップ1個あたりの製造コストが約300円削減されると試算されます。年間10万個を製造する場合、年間3,000万円の製造コスト削減が期待できます。また、消費電力の最適化により、データセンターやエッジデバイスにおける電力運用コストも削減される可能性があります。
審査タイムライン
横軸: 演算効率と省電力性
縦軸: 回路規模の最適化