技術概要
本技術は、双安定回路と不揮発性記憶素子、そしてこれらを最適に制御するスイッチおよび制御回路を組み合わせた革新的な記憶回路です。従来の記憶回路が抱える「小型化の限界」や「トランジスタ数の多さ」といった課題に対し、効率的な構成で解決策を提示します。特に、不揮発性記憶素子を活用することで、電源供給が途絶えてもデータを保持できるため、省電力化に大きく貢献。また、高速なライト/リード動作と、ストア/リストア動作を両立させることで、高性能と低消費電力を兼ね備えた次世代メモリの基盤技術となり得ます。IoTデバイス、エッジAIプロセッサ、ウェアラブル機器など、小型・省電力・高密度が求められる幅広い分野での応用が期待されます。
メカニズム
本記憶回路は、第1〜第4FETで構成される双安定回路を核とします。この双安定回路の記憶ノードに、それぞれ第1および第2スイッチを介して不揮発性記憶素子が接続されています。制御回路は、通常のライト/リード動作時にはスイッチをオフに保ち、双安定回路の高速性を維持。一方、データを不揮発的に保持するストア動作や、不揮発メモリからデータを復元するリストア動作時にはスイッチをオンにし、双安定回路と不揮発性記憶素子間のデータ転送を制御します。この機構により、揮発性メモリの高速性と不揮発性メモリのデータ保持能力を両立させ、トランジスタ数削減と省電力化を実現します。
権利範囲
AI評価コメント
本特許は、先行技術文献が少なく高い独自性を有し、審査官の厳しい審査を経て強固な権利範囲が確立されているため、極めて高い価値を持つSランクと評価されます。2044年までの長期にわたる独占期間は、導入企業に先行者利益と安定した事業基盤を保証し、次世代技術市場における確固たる競争優位性を築く上で非常に強力な資産となります。
| 比較項目 | 従来技術 | 本技術 |
|---|---|---|
| 小型化・集積度 | SRAM:トランジスタ数多、DRAM:リフレッシュ必要 | ◎(トランジスタ数削減、高集積化) |
| 消費電力(待機時) | SRAM/DRAM:常時給電必要 | ◎(不揮発性による待機電力ゼロ) |
| データ保持性 | SRAM/DRAM:電源オフで消失 | ◎(電源オフでもデータ保持) |
| 応答速度 | フラッシュメモリ:書込み遅延大 | ○(高速ライト/リードとストア/リストア両立) |
メモリチップ1個あたりのトランジスタ数削減によるダイサイズ縮小と歩留まり向上効果を試算します。例えば、年間1億個のメモリチップを製造する企業が、本技術によりダイサイズを20%縮小できれば、ウェハーあたりのチップ生産数が向上し、製造コストを1個あたり2.5円削減できると仮定した場合、年間2.5円 × 1億個 = 2.5億円のコスト削減効果が期待できます。
審査タイムライン
横軸: 省電力効率
縦軸: 高集積度・小型化